33.1.1. Z80 CPU

33.1.1. Z80 CPU
	33.1. Obvody rodiny Zilog Z80

Obrázek 33.1. Zapojení vývodů Z80 v použdru DIL40

       +-----+  +-----+
  A11 -|  1  |__|  40 |- A10
  A12 -|  2        39 |- A9
  A13 -|  3        38 |- A8
  A14 -|  4        37 |- A7
  A15 -|  5        36 |- A6
  CLK -|  6        35 |- A5
   D4 -|  7        34 |- A4
   D3 -|  8        33 |- A3
   D5 -|  9        32 |- A2
   D6 -| 10        31 |- A1
  +5V -| 11        30 |- A0
   D2 -| 12        29 |- GND
   D7 -| 13        28 |- !RFSH
   D0 -| 14        27 |- !M1
   D1 -| 15        26 |- !RESET
 !INT -| 16        25 |- !BUSREQ
 !NMI -| 17        24 |- !WAIT
!HALT -| 18        23 |- !BUSACK
!MREQ -| 19        22 |- !WR
!IORQ -| 20        21 |- !RD
       +--------------+

Popis jednotlivých signálů/vývodů.

A15-A0: Address Bus (output, active High, tristate)
!BUSACK: Bus Acknowledge (output, active Low). Potvrzení předání sběrnice. CPU se odpojí od adresové (A0-A15), datové (D0-D7) a řídicí (!MREQ, !IORQ, !RD, !WR) sběrnice. Sběrnici může používat jiný procesor. Signál !BUSACK je odpovědí na žádost o předání sběnice !BUSREQ.
!BUSREQ: Bus Request (input, active Low). Žádost o sběrnici. Tento signál má přednost před !NMI a je vždy rozpoznáván na konci aktuálního strojového cyklu. !BUSREQ žádá CPU aby se odpojil od adresové, datové a řídici sběrnice. Jakmile procesor rozpozná !BUSREQ, odpojí se od uvedených sběrnic (obvody přejdou do stavu s vysokou impedancí) a následně vydá potvrzení !BUSACK.
D7-D0: Data Bus (input/output, active High, tristate)
HALT
INT
IORQ
M1
MREQ
NMI
RD
RESET
RFSH
!WAIT: WAIT (input, active Low). Tento signál říká procesoru že adresovaná paměť nebo periferní zařízení není připraveno k přenosu dat. Procesor vkládí čekací cykly dokud je !WAIT aktivní.
WR
CLK